Flip flop dual JK 74LS112

DESCRIPCIÓN

Circuito Integrado TTL 74LS112. Flip-flop J-K negativo.  Doble Triggered Negativo-Borde-J-K flip-flop con funciones clear y preset cuando las funciones de preset y clear estan inactivos (alto), los datos a las entradas J y K que satisfacen los requisitos de tiempo de configuración se transfieren a las salidas en el borde con pendiente negativa del pulso de reloj. Reloj de activación se produce a un nivel de tensión y no está directamente relacionada con el tiempo de subida del pulso de reloj. Tras el intervalo de tiempo de espera, los datos a las entradas J y K pueden ser cambiados sin afectar los niveles en las salidas. Este versátil flip-flop puede funcionar como conmutador biestable atando J y Kalta. El 74S112 se caracteriza para el funcionamiento de 0 a 70 ° C.

• Totalmente amortiguado para ofrecer el máximo aislamiento de perturbaciones externas
• Calidad y fiabilidad
• Búfer completo para ofrecer el máximo aislamiento de las perturbaciones externas
• Aplicaciones: Comunicación y Red
• Familia: LS
• Flip-flop tipo JK
• Tipo de disparo: Edge Negativo
• IC Tipo de salida: Differential / Complementaria
• Tensión de Alimentación Mín: 4.75 V
• Tensión de Alimentación Máx: 5.25 V
•  Retardo de propagación: 15 ns
• Frecuencia: 30 MHz
• Salida de corriente: 8 mA 
• Encapsulado DIP
• 16 pines